El ADC se lee de manera sincronizada con el bus TM5 cuando:
Los bits de 0 a 3 del Registro de configuración de ADC ConfigOutput00 se establecen con el valor 1110 hex.
El tiempo de ciclo de ADC es ≥ 1/4 del tiempo de ciclo del bus TM5. Para obtener más información, consulte Registro de entradas analógicas.
El tiempo de ciclo de ADC es un múltiplo entero del tiempo de ciclo configurado del bus TM5.
Cuando el ADC se lee asincrónicamente con el bus TM5, el módulo electrónico intenta mantener el tiempo de ciclo de ADC definido con la mayor exactitud posible sin estar sincronizado con el bus TM5 y el bit 2 de StatusInput00 se establece en 1 (consulte la tabla Registro de entrada de estado).
En la tabla siguiente se describe la inestabilidad, el tiempo de inactividad y el tiempo de establecimiento:
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Características |
Valores |
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Fluctuación |
Tiempos de ciclo de ADC <1.500 μs |
Máximo de ± 1 μs |
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Tiempos de ciclo de ADC >1500 μs |
Máximo de ± 4 μs |
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Tiempo de inactividad del bus TM5 |
50 μs + (tiempo de ciclo del bus TM5/128) |
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Tiempo de establecimiento 1 |
150 x Tiempo de ciclo del bus TM5 |
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1 El tiempo de establecimiento es el tiempo entre el flanco descendente del bit válido (bit 0 en el registro de estado) y el flanco descendente del bit síncrono de ADC (bit 2 en el registro de estado). |
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